ADPLL（英語: All Digital Phase-locked loop、完全デジタル位相同期回路）とは、電子回路の1つであり回路の構成要素をすべてデジタル化した位相同期回路（PLL）である。
回路をすべてデジタル化することで、21世紀現在、主要な半導体回路技術となっているCMOSプロセスでPLL回路を構成でき、ループフィルタの時定数を動的に変更することで同期が収束するまでの時間を大幅に短縮できるなど、多くの利点がある。
Allの付かない従来型の「デジタルPLL」は、名称にデジタルが付くが、位相比較器 (PFD) と分周器にデジタル回路が使用されている一方で、フィルタとVCOはアナログ回路である。
特徴
- デジタル・ループフィルタの制御によって安定性と速応性のトレードオフ問題を解決できる
- 微細な設計ルールのデジタルCMOSプロセスが使用できるため低電圧動作に向く
- 微細化が進むほど高性能化が期待出来る
- チップ寸法が小さく済む
- 設計段階で動作の検証が済み、初回製作時での完全動作が期待できる
- プロセス技術に依存する部分が少ない
- 回路設計とプロセス開発がほぼ平行して行なえる
- 他プロセス・次世代プロセスへ回路デザインの移行が容易である
基本動作
ADPLLは、デジタルによる設定周波数データ (frequency command word, FCW) と外部からの基準周波数入力から、デジタル制御によって周波数をコントロールするDCO（digitally controlled oscillator、デジタル制御発振器）から出力を発生させ、この出力信号をカウンタ回路によって基準周波数入力で除算してFCWとの差異を元にDCOを調整し、基準周波数入力に基づくFCWの設定値に出力を合わせて行くものである。
構成
通常のPLLはフィードバック・ループによる不安定性を解消するためにローパス・フィルタによって高速応答性を犠牲にしている。これは多くの場合、大した問題とはならないが、回路の起動時のような過渡状態では目的の周波数が得られるまで時間が掛かり、特に高性能デジタル半導体の消費電力削減を目的として使用しない回路ブロックごとに供給電力を頻繁に遮断する場合には、再起動に時間が掛かり不都合である。フィルタの時定数を小さくすれば応答性が高まるが安定性が失われる危険が増す。オールデジタルPLLでは、必要に応じてフィルタ特性をそのつど変更でき、素早く所望の周波数近くまで引き上げた後でフィルタを有効化すればよく、安定性と高速応答性を両立できる。 カウンタ TDC部が、従来型デジタルPLLでの分周器と位相比較器の役割を担う。整数倍の周波数変化（Interger型PLL）であればカウンタは従来型と変わりなく、デジタルによる外部制御入力によって分周する比率を変えるだけであり、TDC部が位相比較器の役割を果たす。少数を含む倍率の周波数変化を求める場合には、TDC部での位相差の検出結果でデジタル・フィルタへ与える位相差情報を調整する。
- TDC
- TDC (Time to Digital Converter) 回路は、DCO回路からの帰還ループをデジタル入力として複数の非反転型のインバータ回路による遅延部へデジタル信号を伝える。オールデジタルPLL回路の入力であるデジタルな基準信号で遅延部に伝播している信号をインバータ回路ごとの多数のタップに接続したラッチ回路で同時に捕らえ、基準信号とDCO回路からの出力信号のずれをインバータ回路ごとの遅延時間程度を分解能とするデジタルな位相差情報とする。遅延素子としてのインバータ回路の遅延量は温度や電源電圧に影響を受けるが、DCO回路の発振周波数は明らかなので遅延部でのDCO信号の計測から逆にそれぞれの遅延素子の遅延量が推定でき補正される。
- DCO
- DCO (Digitally Controlled Oscillator) 回路はデジタル入力で制御されたLC発振回路であり、多数並列接続されたMOSバラクタのそれぞれに対して"0"か"1"の制御電圧を個別に印加することで、静電容量をデジタル的に変化させる。静電容量の変化に応じて発振周波数を制御する点では通常のバリキャップを使うアナログ型のVCOと同じである。オールデジタルPLL中ではDCO回路内の部品であるMOSバラクタが唯一、アナログで動作する部分である。外部的には出力信号の周波数変動範囲をDAC（デジタル - アナログ・コンバータ）で制御できるようにしたVCOとほぼ等価であるが、DACで制御用電圧を作ることなくデジタル入力で直接MOSバラクタ（バリキャップ、可変容量ダイオード）を制御する点で異なる。このままではMOSバラクタの配列数が発振周波数の制御分解能を制約するので、バラクタの1つに加える制御電圧のデューティ比を変化させることでバラクタ1個以下の細かな静電容量の変化を作り、発振周波数を細かく制御する。また、個々のバラクタの静電容量特性のバラツキが発振周波数の精度を低下させるので、このバラツキを平準化するためにΔΣ型DACのように制御電圧を印加するバラクタを次々に切り替える「ダイナミック・マッチング」という工夫も行なわれる。
脚注
注釈
出典
